PCB的測(cè)試結(jié)構(gòu)和測(cè)試類型
任何高速設(shè)計(jì)的一個(gè)重要部分是確保可以在制造和操作過(guò)程中成功對(duì)其進(jìn)行測(cè)試。由于這些測(cè)試是在PCB設(shè)計(jì)過(guò)程的下游進(jìn)行的，因此通常沒(méi)有正確，徹底地將它們視為該過(guò)程的一部分。本文將介紹測(cè)試過(guò)程設(shè)計(jì)的兩個(gè)重要方面：在電路板上創(chuàng)建測(cè)試結(jié)構(gòu)（又稱為測(cè)試點(diǎn)連接），并描述測(cè)試本身以及測(cè)試點(diǎn)如何連接到用于測(cè)試的各種設(shè)備。
本文的第1部分將描述訪問(wèn)各種測(cè)試設(shè)備所必需的測(cè)試結(jié)構(gòu)，而第2部分將介紹如何將測(cè)試結(jié)構(gòu)連接到設(shè)備，以便可以確認(rèn)連通性測(cè)試的結(jié)果。
PCB測(cè)試流程
PCB測(cè)試過(guò)程的目標(biāo)有兩個(gè)：確認(rèn)PCB是否按規(guī)定運(yùn)行并且給定批中的所有PCB都滿足此要求。
為了確定當(dāng)今PCB測(cè)試過(guò)程的“狀態(tài)”，解決測(cè)試的歷史記錄很有用。傳統(tǒng)的裸板PCB測(cè)試涉及將PCB的網(wǎng)表測(cè)試為CAD生成的網(wǎng)表，以確保沒(méi)有開(kāi)路或短路。此后，有必要確保外層電鍍的質(zhì)量能夠成功地承受組裝過(guò)程。通常是從大量PCB中抽取一個(gè)PCB（稱為焊料樣品）并對(duì)其進(jìn)行焊料測(cè)試來(lái)完成的。另外，PCB制造商可能已經(jīng)從其中一個(gè)PCB上鋸下了一塊，然后對(duì)其進(jìn)行了微截面測(cè)試，以確保正確地進(jìn)行孔的鍍銅。如果上述所有測(cè)試均為OK，則可將整批PCB PASS使用。
隨著邏輯電路速度的提高，還需要解決一些其他因素，包括：
- 確保信號(hào)走線的阻抗在公差范圍內(nèi)。
- 確保每個(gè)電源子系統(tǒng)的平面間電容都足夠。
- 確保所有電介質(zhì)均具有正確的介電常數(shù)，以使傳播速度符合規(guī)定。
- 確保所有PCB層的順序正確。（在當(dāng)今的制造環(huán)境中，批次中只有一個(gè)PCB的層順序可能是錯(cuò)誤的）。
在制造過(guò)程中執(zhí)行測(cè)試的三個(gè)地方：
- 裸板測(cè)試。
- 組裝板測(cè)試。
- 維修中心測(cè)試。
確定所需的測(cè)試結(jié)構(gòu)
高性能PCB最明顯的測(cè)試結(jié)構(gòu)是阻抗Test Traces。必須為每個(gè)具有相關(guān)阻抗規(guī)范的信號(hào)層添加此跡線。另外，需要一種方法來(lái)測(cè)量每個(gè)電源電壓的平面電容。還需要一種方法來(lái)確保所有層都在PCB疊層中的適當(dāng)位置。它們具有正確的厚度，并且將它們隔開(kāi)的電介質(zhì)具有正確的厚度和玻璃樣式。考慮到所有這些元素，必須創(chuàng)建以下測(cè)試結(jié)構(gòu)：
- 阻抗Test Traces。
- 電源和接地平面對(duì)的接入點(diǎn)。
- 一種確保正確堆疊圖層的方法。
測(cè)試結(jié)構(gòu)應(yīng)放置在哪里？
除了創(chuàng)建正確的測(cè)試結(jié)構(gòu)外，還需要確保其正確放置。傳統(tǒng)上，將這些結(jié)構(gòu)放置在特殊的測(cè)試試樣上。該試樣不是PCB本身的一部分，而是內(nèi)置在板制造面板周圍的材料中。此過(guò)程的優(yōu)勢(shì)在于，可以將樣板帶到實(shí)驗(yàn)室進(jìn)行分析，而無(wú)需從大量的任何PCB中切割樣品。可以對(duì)這些試樣進(jìn)行標(biāo)準(zhǔn)化，以加快測(cè)試過(guò)程，這對(duì)PCB制造商而言是一件好事。圖1是典型的測(cè)試試樣，僅包含阻抗測(cè)試痕跡。
圖1.典型的測(cè)試樣品
測(cè)試試樣的問(wèn)題在于，無(wú)法保證該試樣內(nèi)的走線寬度與打算代表的PCB每一層的走線寬度相同。我們已經(jīng)看到了這樣的情況：測(cè)試樣板測(cè)量了一組阻抗，而PCB上的阻抗卻完全不同。這是由于在創(chuàng)建樣品圖稿時(shí)，制造商方面存在CAD錯(cuò)誤。另一個(gè)問(wèn)題是，測(cè)試樣板在最終制造時(shí)可以與PCB分離，并且在需要時(shí)通常不可用。我們已被要求對(duì)PCB進(jìn)行組裝后進(jìn)行故障排除，并且樣品在組裝過(guò)程中已存儲(chǔ)在其他地方。這導(dǎo)致沒(méi)有必要的可追溯性來(lái)解決設(shè)計(jì)問(wèn)題。
測(cè)試結(jié)構(gòu)示例
專用測(cè)試樣品的上述缺點(diǎn)遠(yuǎn)遠(yuǎn)超過(guò)了它們的優(yōu)點(diǎn)。因此，我們發(fā)現(xiàn)最好的方法是將測(cè)試結(jié)構(gòu)包括在PCB本身的內(nèi)部。這種方法的明顯優(yōu)勢(shì)是：
- 測(cè)試結(jié)構(gòu)始終與它們打算代表的PCB一起使用。
- 測(cè)試結(jié)構(gòu)中的功能由PCB設(shè)計(jì)人員而非PCB制造商創(chuàng)建。
阻抗測(cè)試結(jié)構(gòu)。圖2顯示了一種設(shè)計(jì)阻抗測(cè)試走線的方法。該圖顯示了單端阻抗測(cè)試結(jié)構(gòu)和差分測(cè)試結(jié)構(gòu)。如果PCB具有在其上控制阻抗的八個(gè)信號(hào)層，則可以擴(kuò)展結(jié)構(gòu)以為每一層提供測(cè)試結(jié)構(gòu)。
圖2.阻抗測(cè)試樣品圖例
測(cè)試末端的通孔的間距和大小很重要。為了允許使用標(biāo)準(zhǔn)阻抗測(cè)試探針，走線末端的通孔與其指定的接地通孔之間的距離需要為100-mil（2.54毫米）。鉆孔的直徑必須為30-mil（0.762毫米），以使探頭正確安裝。在圖2中，走線的長(zhǎng)度為3英寸（7.62厘米），是直的，兩端都有通孔。
（它們僅需1英寸長(zhǎng)（2.54厘米）即可獲得精確的阻抗測(cè)量。）如果信號(hào)層上沒(méi)有足夠的空間使測(cè)試走線保持筆直，則彎曲該信號(hào)就可以了。同樣，雖然不必在測(cè)試走線的兩端都具有訪問(wèn)過(guò)孔，但是很方便。
圖3中的照片顯示了兩種實(shí)現(xiàn)PCB測(cè)試走線的方法。在圖的左側(cè)示例中，每個(gè)測(cè)試走線都有一個(gè)接地過(guò)孔。右側(cè)的示例在中心處有一個(gè)接地孔，并共享了四個(gè)Test Traces。兩種都是實(shí)現(xiàn)阻抗測(cè)試走線的可接受方法。保持100-mil的孔間距和30-mil的鉆頭直徑很重要，以便于測(cè)試。同樣，每個(gè)Test Traces在絲網(wǎng)印刷中都帶有其層號(hào)標(biāo)記。這是進(jìn)行實(shí)際測(cè)試的重要因素。
圖3.實(shí)現(xiàn)阻抗測(cè)試走線的方法
順便說(shuō)一句：解決以下問(wèn)題：“Test Traces的“接地”孔應(yīng)連接到什么平面？我們可以再次參考圖3。在圖的右側(cè)，有四個(gè)測(cè)試走線過(guò)孔圍繞著一個(gè)“接地”過(guò)孔。在這里，常見(jiàn)問(wèn)題變成：“為了獲得準(zhǔn)確的阻抗讀數(shù)，TDR（時(shí)域反射計(jì)）地線是否需要連接到被測(cè)走線正下方的平面”？
為了解決這個(gè)問(wèn)題，我們?cè)谒?/font>PCB中都建立了測(cè)試結(jié)構(gòu)，這些結(jié)構(gòu)用于檢查本書(shū)兩卷中提到的各種經(jīng)驗(yàn)法則。在每種情況下，都有一種類似于圖3所示的測(cè)試結(jié)構(gòu)，但是Test Traces連接到中間過(guò)孔，四個(gè)周圍的過(guò)孔中的每一個(gè)都連接到PCB中的不同平面。當(dāng)TDR連接到四個(gè)“接地”通孔中的任何一個(gè)時(shí)，測(cè)得的阻抗都是相同的。這是因?yàn)樗衅矫娑纪ㄟ^(guò)平面間電容或組件的接地過(guò)孔以測(cè)量所涉及的頻率“短路”在一起。
電源平面和旁路電容器的阻抗測(cè)試結(jié)構(gòu)。圖4說(shuō)明了如何設(shè)計(jì)用于測(cè)量電源層和旁路電容器阻抗的接入點(diǎn)。
圖4.在連接電容器的情況下測(cè)量電源平面的測(cè)試結(jié)構(gòu)
這項(xiàng)重要的測(cè)試可以驗(yàn)證去耦電容器的數(shù)量對(duì)于每個(gè)電源電壓都是正確的。PCB上的每個(gè)電源電壓都需要其中兩個(gè)測(cè)試訪問(wèn)點(diǎn)。這兩個(gè)結(jié)構(gòu)應(yīng)至少相距一英寸放置，并標(biāo)明它們連接的電壓。一方面允許將信號(hào)注入到平面電容器中，另一方面允許對(duì)所得電壓進(jìn)行測(cè)量
堆疊條紋
圖5所示的堆疊條紋測(cè)試結(jié)構(gòu)用于檢查PCB構(gòu)造方式的幾件事。
圖5.堆疊條帶
沿著PCB的一條邊緣繪制了銅帶，以便從面板上切下PCB時(shí)，肉眼可見(jiàn)。請(qǐng)注意，每一層中的條帶都比上面的條帶更長(zhǎng)。通過(guò)這種階梯式構(gòu)造，可以確定所有層的順序正確?？梢院苋菀椎赜^察到，越向下進(jìn)入PCB，每一層的階梯越長(zhǎng)。有一個(gè)合理的問(wèn)題要問(wèn)，它們?cè)趺纯赡軙?huì)出現(xiàn)故障。實(shí)際上，設(shè)計(jì)和制造過(guò)程中有很多地方可以混合各層的順序。一種是在準(zhǔn)備用于蝕刻PCB層的照相工具，而另一種是在層壓過(guò)程中實(shí)際放置各個(gè)層的過(guò)程中。圖6是24層PCB中堆疊條紋的照片，顯示了這種混合。第22層應(yīng)位于第11層，第11層應(yīng)位于第22層。發(fā)生這種情況的原因是，在準(zhǔn)備Gerber數(shù)據(jù)時(shí)，CAD操作員錯(cuò)誤地標(biāo)記了CAD文件。制造商只是遵循了錯(cuò)誤的順序。如果已組裝好該P(yáng)CB，它將無(wú)法正常工作。沒(méi)有堆積的條紋，就不可能確定哪里出了問(wèn)題。
圖6.層疊不正確的PCB
堆疊條組中的第二個(gè)特征是繪制了一小段跡線，以便當(dāng)從面板上切下PCB時(shí)，可以看到其末端。該跡線繪制為5--mil寬（127微米）。通過(guò)測(cè)量實(shí)際的蝕刻寬度，可以確定信號(hào)層是否被正確蝕刻，并且沒(méi)有被過(guò)度蝕刻或蝕刻不足。使用此尺寸和堆疊尺寸，可以對(duì)阻抗不在規(guī)格范圍內(nèi)的問(wèn)題進(jìn)行故障排除，并確定需要采取的糾正措施。
圖7.堆疊條帶的放大圖
最后，堆疊條紋可讓您通過(guò)測(cè)量介電層和銅層的厚度來(lái)檢查PCB的整體。圖7是一組實(shí)際的堆疊條紋的放大圖，顯示了每個(gè)介電層中的玻璃纖維，銅的厚度以及從PCB伸出的5-mil跡線。這樣就可以對(duì)堆棧進(jìn)行全面審核，而無(wú)需進(jìn)行破壞性測(cè)試。最重要的是，這些功能是每塊PCB的一部分，因此很容易在組裝完P(guān)CB后很長(zhǎng)時(shí)間檢查橫截面和阻抗。
提出堆疊條帶時(shí)提出的一個(gè)反對(duì)意見(jiàn)來(lái)自于舊標(biāo)準(zhǔn)，即“在PCB的邊緣不允許有裸露的銅。” 該標(biāo)準(zhǔn)的實(shí)際讀取方式是，不允許將附著在PCB內(nèi)部任何電路上的銅暴露在PCB邊緣。通過(guò)確保這些銅條與PCB本身內(nèi)部的所有電路隔離，可以輕松滿足此要求。添加上述測(cè)試結(jié)構(gòu)幾乎不會(huì)增加成本，甚至不會(huì)增加成品PCB的成本。唯一的實(shí)際成本是PCB設(shè)計(jì)人員必須投入時(shí)間來(lái)將這些功能添加到每個(gè)新的PCB文件中的時(shí)間。根據(jù)我們的經(jīng)驗(yàn)，CAD部門(mén)在設(shè)計(jì)第一個(gè)結(jié)構(gòu)時(shí)很慢，但是一旦獲得了一定的經(jīng)驗(yàn)，此任務(wù)就幾乎不會(huì)增加設(shè)計(jì)時(shí)間。
沒(méi)有測(cè)試結(jié)構(gòu)的代價(jià)
從到目前為止的所有討論中，沒(méi)有測(cè)試結(jié)構(gòu)的成本應(yīng)該很清楚。但是，在許多情況下，成本并不明顯。如果沒(méi)有測(cè)試結(jié)構(gòu)也沒(méi)有辦法來(lái)隔離板故障，如不正確的阻抗，一個(gè)錯(cuò)疊層，所述玻璃纖維錯(cuò)誤或錯(cuò)誤的銅厚度。這些未發(fā)現(xiàn)的錯(cuò)誤歸為“片狀” PCB廣泛而令人沮喪的組。結(jié)果，沒(méi)有采取糾正措施的機(jī)制。
如果圖6中的PCB上沒(méi)有使用堆疊條紋，那么制造商將在PCB上組裝價(jià)值約5,000美元的零件。它永遠(yuǎn)不會(huì)正常工作。此外，負(fù)責(zé)調(diào)試的人員將花費(fèi)無(wú)數(shù)的時(shí)間，而沒(méi)有取得積極的成果。那值多少錢(qián)？也許整個(gè)程序都將面臨風(fēng)險(xiǎn)，但是增加一些“免費(fèi)”的堆疊條帶將防止這種情況的發(fā)生。
測(cè)試結(jié)構(gòu)導(dǎo)致的故障示例
圖6中的PCB是使用測(cè)試結(jié)構(gòu)捕獲的故障的最佳示例之一。（在這種情況下，所有阻抗都是正確的，因?yàn)榻粨Q的層是電源和接地層）。通過(guò)測(cè)試結(jié)構(gòu)發(fā)現(xiàn)的一個(gè)不太明顯的故障是在物料清單上標(biāo)注了錯(cuò)誤類型的旁路電容器的組件。并且，如上所述，不正確的阻抗值是測(cè)試結(jié)構(gòu)捕獲的其余內(nèi)容。
使用測(cè)試結(jié)構(gòu)有什么缺點(diǎn)嗎？
除了制造商和不習(xí)慣看到這些測(cè)試結(jié)構(gòu)的其他人所展示的驚喜之外，將它們構(gòu)建到PCB設(shè)計(jì)中也沒(méi)有缺點(diǎn)。有時(shí)有人聲稱在擁擠的PCB上沒(méi)有足夠的空間容納它們。根據(jù)我們的經(jīng)驗(yàn)，一直都有空間?？赡苄枰O(shè)計(jì)師多加一點(diǎn)想象力，但是總有空間。圖8是PCMCIA卡的圖片，其頂部邊緣有堆疊條紋。
圖8.帶有堆疊條的PCMCIA PCB
概括
對(duì)于工程師來(lái)說(shuō)，將測(cè)試結(jié)構(gòu)設(shè)計(jì)到PCB和制造商中以構(gòu)建它們只需要很少的時(shí)間和成本。但是，長(zhǎng)期節(jié)省可能是可觀的，并且可能意味著整體產(chǎn)品成功與失敗之間的差異。
